Les applications de télécommunications sont en constante évolution. L’amélioration des normes actuelles des réseaux mobiles impose entre autres d'augmenter l'efficacité spectrale pour un meilleur taux de transmission tout en présentant une grande robustesse des systèmes aux perturbations. Ces perturbations sont pour une grande partie dues aux canaux de transmission à trajets multiples. Les techniques multi-porteuses répondent partiellement à cet objectif de robustesse aux perturbations. Parmi ces techniques de transmissions à hauts débits, le multiplexage par répartition orthogonale de fréquences (OFDM) est l'un des systèmes de communication à large bande les plus adoptés. La technique du multiplexage par répartition orthogonale de la fréquence (OFDM) est célèbre pour sa robustesse contre les canaux à évanouissements sélectifs en fréquence. Cette technique a été largement utilisée dans de nombreux systèmes de communication filaires et sans fil. En général les opérations de transformée de Fourier rapide inverse (IFFT) et de FFT (FFT) sont utilisées comme modulation / démodulation dans les systèmes OFDM. Dans une chaine de transmission OFDM, le processeur de Fourier représente donc un élément clé dans la performance du système de communication. La transformation de Fourier rapide (FFT) représente la clé de ce problème dans un tel système. La mise en œuvre de l'algorithme FFT dans une cible FPGA représente un problème non négligeable lorsqu'il s'agit de respecter les contraintes de l'application en termes de consommation d'énergie, de coût de mise en place, de zone occupée, et de vitesse de calcul. Naturellement, en raison des exigences de calculs intensifs, les processeurs de calcul de la FFT occupent de grandes surfaces et consomment beaucoup d'énergie lorsqu’ils sont mis en œuvre dans le matériel. L’objectif majeur de cette thèse porte principalement sur la conception et la mise en œuvre d’un processeur de Fourier basé sur une nouvelle approche dans le but de l‘implémenter dans une cible FPGA. Dans cette perspective, le travail proposé expose les tendances les plus largement utilisées pour réduire la consommation d’énergie, l'espace occupé et permettre des débits élevés dans les transmissions numériques afin de présenter notre nouvelle approche dans la conception d'un processeur FFT qui peut être utilisé dans une chaîne de transmission basée sur le système OFDM. Les principes du processeur proposé reposent sur un algorithme novateur et une architecture nouvelle en termes de multiplieurs complexes. Le processeur proposé est paramétrable selon les tailles FFT à traiter et la résolution d’entrée de la suite à traiter. Le processeur est comparé avec des réalisations dans le même domaine. Les résultats sont très satisfaisants selon les critères évoqués précédemment : consommation d'énergie, coût, simplicité de mise en place, zone occupée, vitesse de calcul et hauts débits. De plus il présente un intérêt certain en termes de simplicité d’implémentation sur une cible FPGA